Innholdsfortegnelse:
- Trinn 1: Hva er UART?
- Trinn 2: Spesifikasjoner
- Trinn 3: Design Approach
- Trinn 4: Simuleringsresultater
- Trinn 5: Vedlagte filer
Video: Design av UART i VHDL: 5 trinn
2024 Forfatter: John Day | [email protected]. Sist endret: 2024-01-30 11:23
UART står for Universal Asynchronous Receiver Transmitter. Det er den mest populære og enkleste seriekommunikasjonsprotokollen. I denne instruksen lærer du hvordan du designer en UART -modul i VHDL.
Trinn 1: Hva er UART?
For å kommunisere med forskjellige eksterne enheter bruker prosessorene eller kontrollerne vanligvis UART -kommunikasjon. Det er en enkel og rask seriekommunikasjon. Siden UART er et minimumskrav i nesten alle prosessorer, er de vanligvis designet som Soft IP-kjerner i VHDL eller Verilog for gjenbruk og enkel integrering.
Trinn 2: Spesifikasjoner
Spesifikasjonene til den designede UART er gitt nedenfor:
* Standard UART -signaler.
* Konfigurerbar overføringshastighet fra 600-115200.
* Prøvetaking = 8x @mottaker
* FPGA -bevist design - på Xilinx Artix 7 -brett.
* Testet på UART -eksterne enheter, Hyperterminal vellykket - alle baudrater
Trinn 3: Design Approach
-
Vi skal designe 3 moduler, som vi vil integrere senere for å fullføre UART.
- Sendermodul: Tar seg av serielle dataoverføringer
- Mottakermodul: Tar vare på serielle datamottak
- Baud generator Module: Tar vare på generering av baud -klokker.
- Baud generator modul er dynamisk konfigurerbar. Den genererer to baud -klokker fra hovedklokken, i henhold til ønsket hastighet. En for sender, andre for mottaker.
- Mottakermodulen bruker en samplingsfrekvens på 8x for å minimere sannsynligheten for feil ved mottak, dvs. at mottakerens baud -klokke er 8x senderens baud -klokke.
- Kontrollsignaler for å kontrollere overføring og mottak, samt avbruddssignal.
- Standard serielt UART -grensesnitt uten paritetsbit, ett stopp og startbit, 8 databiter.
- Et parallelt grensesnitt for å kommunisere med verten, dvs. en prosessor eller kontroller, som mater og mottar parallelle data til og fra UART.
Trinn 4: Simuleringsresultater
Trinn 5: Vedlagte filer
* UART -sendermodul -vhd -fil
* UART -mottakermodul - vhd -fil
* Baud generator modul - vhd fil
* UART -modul - Den viktigste toppmodulen som integrerer modulene ovenfor - vhd -fil
* Full dokumentasjon av UART IP Core - pdf
For spørsmål, kontakt meg gjerne:
Mitu Raj
følg meg:
For spørsmål, kontakt: [email protected]
Anbefalt:
Design av en enkel fire-veis sett assosiert cache-kontroller i VHDL: 4 trinn
Design av en enkel fire-veis sett assosiert cache-kontroller i VHDL: I min forrige instruktive så vi hvordan vi designer en enkel direkte kartlagt cachekontroller. Denne gangen går vi et skritt videre. Vi skal designe en enkel assosiativ cache-kontroller med fire veier. Fordel? Mindre glipprate, men på bekostning av perfo
Design av en programmerbar avbryterkontroller i VHDL: 4 trinn
Design av en programmerbar interrupt -kontroller i VHDL: Jeg er overveldet over den typen svar jeg får i denne bloggen. Takk gutter for at du besøkte bloggen min og motiverte meg til å dele min kunnskap med deg. Denne gangen skal jeg presentere designet til en annen interessant modul vi ser i alle SOC -er - Interrupt C
Design av en enkel cache -kontroller i VHDL: 4 trinn
Design av en enkel cache -kontroller i VHDL: Jeg skriver dette instruerbart, fordi jeg syntes det var litt vanskelig å få noen referanse -VHDL -koder for å lære og begynne å designe en cache -kontroller. Så jeg designet en cache -kontroller selv fra bunnen av, og testet den vellykket på FPGA. Jeg har p
Design av I2C Master i VHDL: 5 trinn
Design av I2C Master i VHDL: I denne instruksjonsboken diskuteres det å designe en enkel I2C -master i VHDL. MERK: klikk på hvert bilde for å se hele bildet
Design av en enkel VGA -kontroller i VHDL og Verilog: 5 trinn
Design av en enkel VGA -kontroller i VHDL og Verilog: I denne instruksen skal vi designe en enkel VGA -kontroller i RTL. VGA -kontrolleren er den digitale kretsen designet for å drive VGA -skjermer. Den leser fra Frame Buffer (VGA Memory) som representerer rammen som skal vises, og genererer nese