Slik bruker du Vivado Simluation: 6 trinn

2025 Forfatter: John Day | [email protected]. Sist endret: 2025-01-23 15:02

Jeg har gjort dette simuleringsprosjektet for en online klasse. Prosjektet er skrevet av Verilog. Vi vil bruke simulering i Vivado til å visualisere bølgeformen i enable_sr (aktiver siffer) fra stoppurprosjektet som tidligere ble opprettet. I tillegg vil vi bruke systemoppgaven til å vise feil gjort av oss i designet.

Trinn 1: Legg til kilder og velg "Legg til eller opprett simuleringskilder

Trinn 2: Lag en fil kalt Enable_sr_tb

Trinn 3: Lag Testbench -fil

1. Importer modulen enable_sr fra stoppurprosjektet. Det er filen vi vil simulere

2. Lag testbenkmodul enable_sr_tb ();

3. Tast innganger og utganger for modulen enable_sr (). Husk at inngangene for enable_sr nå er i registertype mens utgangene blir netto.

4. Instantier enheten som testes (uut) som er enable_sr

5. Generer klokke hvilken periode (T) er 20ns

6. Bruk betingelseserklæringen til å lage feilkontrollsystem. I dette eksemplet vil vi sjekke om det er mer enn ett siffer som er aktive.

Merk: I den originale enable_sr () -filen bør vi initialisere mønsteret som 4’b0011 slik at det er to siffer som er aktive for å lage feil

7. Bruk systemoppgave $ display for å vise feilen

8. Bruk systemoppgave $ finish for å fullføre simuleringen på 400ns tidspunkt

Trinn 4: Angi Enable_sr_tb som toppnivå under simuleringen

Trinn 5: Kjør syntese og atferdssimulering

1. Før du kjører atferdsimulering, kjør syntesen for å sikre at det ikke er noen syntaksfeil i testbenkfilen og enheten under testfilen
2. Kjør atferdsimuleringen

Trinn 6: Evaluer simuleringsresultatet

Du vil se simuleringsvinduene. Den inneholder forskjellige paneler.

Du vil se feilmeldingen i konsollpanelet. Dette viser at mer enn ett siffer er aktive i simuleringsperioden.

Du kan også se bølgeformen i omfanget

Vedlagt er prosjektfilen.